mirror of https://github.com/proxmox/mirror_qemu
target/arm: Convert CLZ
Document our choice about the T32 CONSTRAINED UNPREDICTABLE behaviour. This matches the undocumented choice made by the legacy decoder. Reviewed-by: Peter Maydell <peter.maydell@linaro.org> Signed-off-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20190904193059.26202-17-richard.henderson@linaro.org Signed-off-by: Peter Maydell <peter.maydell@linaro.org>master
parent
4ed95abd70
commit
4c97f5b2f0
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@ -29,6 +29,7 @@
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&s_rrrr s rd rn rm ra
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&s_rrrr s rd rn rm ra
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&rrrr rd rn rm ra
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&rrrr rd rn rm ra
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&rrr rd rn rm
|
&rrr rd rn rm
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||||||
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&rr rd rm
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&r rm
|
&r rm
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&msr_reg rn r mask
|
&msr_reg rn r mask
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&mrs_reg rd r
|
&mrs_reg rd r
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@ -197,6 +198,7 @@ CRC32CW .... 0001 0100 .... .... 0010 0100 .... @rndm
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%sysm 8:1 16:4
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%sysm 8:1 16:4
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@rm ---- .... .... .... .... .... .... rm:4 &r
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@rm ---- .... .... .... .... .... .... rm:4 &r
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@rdm ---- .... .... .... rd:4 .... .... rm:4 &rr
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MRS_bank ---- 0001 0 r:1 00 .... rd:4 001. 0000 0000 &mrs_bank %sysm
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MRS_bank ---- 0001 0 r:1 00 .... rd:4 001. 0000 0000 &mrs_bank %sysm
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||||||
MSR_bank ---- 0001 0 r:1 10 .... 1111 001. 0000 rn:4 &msr_bank %sysm
|
MSR_bank ---- 0001 0 r:1 10 .... 1111 001. 0000 rn:4 &msr_bank %sysm
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||||||
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@ -207,3 +209,5 @@ MSR_reg ---- 0001 0 r:1 10 mask:4 1111 0000 0000 rn:4 &msr_reg
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BX .... 0001 0010 1111 1111 1111 0001 .... @rm
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BX .... 0001 0010 1111 1111 1111 0001 .... @rm
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||||||
BXJ .... 0001 0010 1111 1111 1111 0010 .... @rm
|
BXJ .... 0001 0010 1111 1111 1111 0010 .... @rm
|
||||||
BLX_r .... 0001 0010 1111 1111 1111 0011 .... @rm
|
BLX_r .... 0001 0010 1111 1111 1111 0011 .... @rm
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CLZ .... 0001 0110 1111 .... 1111 0001 .... @rdm
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@ -26,6 +26,7 @@
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&s_rrrr !extern s rd rn rm ra
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&s_rrrr !extern s rd rn rm ra
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&rrrr !extern rd rn rm ra
|
&rrrr !extern rd rn rm ra
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&rrr !extern rd rn rm
|
&rrr !extern rd rn rm
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||||||
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&rr !extern rd rm
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&r !extern rm
|
&r !extern rm
|
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&msr_reg !extern rn r mask
|
&msr_reg !extern rn r mask
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&mrs_reg !extern rd r
|
&mrs_reg !extern rd r
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@ -126,6 +127,7 @@ RSB_rri 1111 0.0 1110 . .... 0 ... .... ........ @s_rri_rot
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@rnadm .... .... .... rn:4 ra:4 rd:4 .... rm:4 &rrrr
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@rnadm .... .... .... rn:4 ra:4 rd:4 .... rm:4 &rrrr
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||||||
@rn0dm .... .... .... rn:4 .... rd:4 .... rm:4 &rrrr ra=0
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@rn0dm .... .... .... rn:4 .... rd:4 .... rm:4 &rrrr ra=0
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||||||
@rndm .... .... .... rn:4 .... rd:4 .... rm:4 &rrr
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@rndm .... .... .... rn:4 .... rd:4 .... rm:4 &rrr
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@rdm .... .... .... .... .... rd:4 .... rm:4 &rr
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{
|
{
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MUL 1111 1011 0000 .... 1111 .... 0000 .... @s0_rn0dm
|
MUL 1111 1011 0000 .... 1111 .... 0000 .... @s0_rn0dm
|
||||||
|
@ -180,6 +182,9 @@ CRC32CB 1111 1010 1101 .... 1111 .... 1000 .... @rndm
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||||||
CRC32CH 1111 1010 1101 .... 1111 .... 1001 .... @rndm
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CRC32CH 1111 1010 1101 .... 1111 .... 1001 .... @rndm
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||||||
CRC32CW 1111 1010 1101 .... 1111 .... 1010 .... @rndm
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CRC32CW 1111 1010 1101 .... 1111 .... 1010 .... @rndm
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||||||
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||||||
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# Note rn != rm is CONSTRAINED UNPREDICTABLE; we choose to ignore rn.
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CLZ 1111 1010 1011 ---- 1111 .... 1000 .... @rdm
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||||||
# Branches and miscellaneous control
|
# Branches and miscellaneous control
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%msr_sysm 4:1 8:4
|
%msr_sysm 4:1 8:4
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||||||
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@ -8490,6 +8490,19 @@ static bool trans_BLX_r(DisasContext *s, arg_BLX_r *a)
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return true;
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return true;
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||||||
}
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}
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||||||
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||||||
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static bool trans_CLZ(DisasContext *s, arg_CLZ *a)
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||||||
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{
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||||||
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TCGv_i32 tmp;
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||||||
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if (!ENABLE_ARCH_5) {
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||||||
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return false;
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||||||
|
}
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||||||
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tmp = load_reg(s, a->rm);
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||||||
|
tcg_gen_clzi_i32(tmp, tmp, 32);
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||||||
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store_reg(s, a->rd, tmp);
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||||||
|
return true;
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||||||
|
}
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/*
|
/*
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||||||
* Legacy decoder.
|
* Legacy decoder.
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*/
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*/
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@ -8778,18 +8791,7 @@ static void disas_arm_insn(DisasContext *s, unsigned int insn)
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||||||
/* MSR/MRS (banked/register) */
|
/* MSR/MRS (banked/register) */
|
||||||
/* All done in decodetree. Illegal ops already signalled. */
|
/* All done in decodetree. Illegal ops already signalled. */
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||||||
g_assert_not_reached();
|
g_assert_not_reached();
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||||||
case 0x1:
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case 0x1: /* bx, clz */
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||||||
if (op1 == 3) {
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||||||
/* clz */
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||||||
ARCH(5);
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||||||
rd = (insn >> 12) & 0xf;
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||||||
tmp = load_reg(s, rm);
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||||||
tcg_gen_clzi_i32(tmp, tmp, 32);
|
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||||||
store_reg(s, rd, tmp);
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||||||
} else {
|
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||||||
goto illegal_op;
|
|
||||||
}
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||||||
break;
|
|
||||||
case 0x2: /* bxj */
|
case 0x2: /* bxj */
|
||||||
case 0x3: /* blx */
|
case 0x3: /* blx */
|
||||||
case 0x4: /* crc32 */
|
case 0x4: /* crc32 */
|
||||||
|
@ -10236,13 +10238,13 @@ static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
|
||||||
case 0x08: /* rev */
|
case 0x08: /* rev */
|
||||||
case 0x09: /* rev16 */
|
case 0x09: /* rev16 */
|
||||||
case 0x0b: /* revsh */
|
case 0x0b: /* revsh */
|
||||||
case 0x18: /* clz */
|
|
||||||
break;
|
break;
|
||||||
case 0x10: /* sel */
|
case 0x10: /* sel */
|
||||||
if (!arm_dc_feature(s, ARM_FEATURE_THUMB_DSP)) {
|
if (!arm_dc_feature(s, ARM_FEATURE_THUMB_DSP)) {
|
||||||
goto illegal_op;
|
goto illegal_op;
|
||||||
}
|
}
|
||||||
break;
|
break;
|
||||||
|
case 0x18: /* clz, in decodetree */
|
||||||
case 0x20: /* crc32/crc32c, in decodetree */
|
case 0x20: /* crc32/crc32c, in decodetree */
|
||||||
case 0x21:
|
case 0x21:
|
||||||
case 0x22:
|
case 0x22:
|
||||||
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@ -10275,9 +10277,6 @@ static void disas_thumb2_insn(DisasContext *s, uint32_t insn)
|
||||||
tcg_temp_free_i32(tmp3);
|
tcg_temp_free_i32(tmp3);
|
||||||
tcg_temp_free_i32(tmp2);
|
tcg_temp_free_i32(tmp2);
|
||||||
break;
|
break;
|
||||||
case 0x18: /* clz */
|
|
||||||
tcg_gen_clzi_i32(tmp, tmp, 32);
|
|
||||||
break;
|
|
||||||
default:
|
default:
|
||||||
g_assert_not_reached();
|
g_assert_not_reached();
|
||||||
}
|
}
|
||||||
|
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