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target-arm: A64: Implement scalar three different instructions
Implement the scalar three different instruction group: it only has three instructions in it. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <rth@twiddle.net>master
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9f82e0ff4b
commit
b033cd3d00
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@ -5838,7 +5838,100 @@ static void disas_simd_scalar_shift_imm(DisasContext *s, uint32_t insn)
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*/
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*/
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||||||
static void disas_simd_scalar_three_reg_diff(DisasContext *s, uint32_t insn)
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static void disas_simd_scalar_three_reg_diff(DisasContext *s, uint32_t insn)
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{
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{
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unsupported_encoding(s, insn);
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bool is_u = extract32(insn, 29, 1);
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int size = extract32(insn, 22, 2);
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int opcode = extract32(insn, 12, 4);
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int rm = extract32(insn, 16, 5);
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int rn = extract32(insn, 5, 5);
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int rd = extract32(insn, 0, 5);
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if (is_u) {
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unallocated_encoding(s);
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return;
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}
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switch (opcode) {
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case 0x9: /* SQDMLAL, SQDMLAL2 */
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case 0xb: /* SQDMLSL, SQDMLSL2 */
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case 0xd: /* SQDMULL, SQDMULL2 */
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if (size == 0 || size == 3) {
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unallocated_encoding(s);
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return;
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||||||
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}
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||||||
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break;
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default:
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unallocated_encoding(s);
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return;
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}
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if (size == 2) {
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TCGv_i64 tcg_op1 = tcg_temp_new_i64();
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||||||
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TCGv_i64 tcg_op2 = tcg_temp_new_i64();
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||||||
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TCGv_i64 tcg_res = tcg_temp_new_i64();
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||||||
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read_vec_element(s, tcg_op1, rn, 0, MO_32 | MO_SIGN);
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read_vec_element(s, tcg_op2, rm, 0, MO_32 | MO_SIGN);
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||||||
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||||||
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tcg_gen_mul_i64(tcg_res, tcg_op1, tcg_op2);
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||||||
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gen_helper_neon_addl_saturate_s64(tcg_res, cpu_env, tcg_res, tcg_res);
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||||||
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switch (opcode) {
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case 0xd: /* SQDMULL, SQDMULL2 */
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||||||
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break;
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case 0xb: /* SQDMLSL, SQDMLSL2 */
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||||||
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tcg_gen_neg_i64(tcg_res, tcg_res);
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||||||
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/* fall through */
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case 0x9: /* SQDMLAL, SQDMLAL2 */
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||||||
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read_vec_element(s, tcg_op1, rd, 0, MO_64);
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||||||
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gen_helper_neon_addl_saturate_s64(tcg_res, cpu_env,
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tcg_res, tcg_op1);
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||||||
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break;
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default:
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g_assert_not_reached();
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|
}
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write_fp_dreg(s, rd, tcg_res);
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||||||
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||||||
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tcg_temp_free_i64(tcg_op1);
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||||||
|
tcg_temp_free_i64(tcg_op2);
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||||||
|
tcg_temp_free_i64(tcg_res);
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||||||
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} else {
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||||||
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TCGv_i32 tcg_op1 = tcg_temp_new_i32();
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||||||
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TCGv_i32 tcg_op2 = tcg_temp_new_i32();
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||||||
|
TCGv_i64 tcg_res = tcg_temp_new_i64();
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||||||
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||||||
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read_vec_element_i32(s, tcg_op1, rn, 0, MO_16);
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||||||
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read_vec_element_i32(s, tcg_op2, rm, 0, MO_16);
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||||||
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||||||
|
gen_helper_neon_mull_s16(tcg_res, tcg_op1, tcg_op2);
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||||||
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gen_helper_neon_addl_saturate_s32(tcg_res, cpu_env, tcg_res, tcg_res);
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||||||
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switch (opcode) {
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||||||
|
case 0xd: /* SQDMULL, SQDMULL2 */
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||||||
|
break;
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||||||
|
case 0xb: /* SQDMLSL, SQDMLSL2 */
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||||||
|
gen_helper_neon_negl_u32(tcg_res, tcg_res);
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||||||
|
/* fall through */
|
||||||
|
case 0x9: /* SQDMLAL, SQDMLAL2 */
|
||||||
|
{
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||||||
|
TCGv_i64 tcg_op3 = tcg_temp_new_i64();
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||||||
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read_vec_element(s, tcg_op3, rd, 0, MO_32);
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||||||
|
gen_helper_neon_addl_saturate_s32(tcg_res, cpu_env,
|
||||||
|
tcg_res, tcg_op3);
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||||||
|
tcg_temp_free_i64(tcg_op3);
|
||||||
|
break;
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||||||
|
}
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|
default:
|
||||||
|
g_assert_not_reached();
|
||||||
|
}
|
||||||
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||||||
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tcg_gen_ext32u_i64(tcg_res, tcg_res);
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||||||
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write_fp_dreg(s, rd, tcg_res);
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||||||
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tcg_temp_free_i32(tcg_op1);
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||||||
|
tcg_temp_free_i32(tcg_op2);
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||||||
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tcg_temp_free_i64(tcg_res);
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||||||
|
}
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||||||
}
|
}
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||||||
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static void handle_3same_64(DisasContext *s, int opcode, bool u,
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static void handle_3same_64(DisasContext *s, int opcode, bool u,
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